[Modified] Switch soc_top&board to axi&xc7a200t
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355
lacpu/rtl/mycpu/csr.v
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355
lacpu/rtl/mycpu/csr.v
Normal file
@@ -0,0 +1,355 @@
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`include "csr.hv"
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module csr(
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input clk,
|
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input reset,
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input stall,
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input [31:0] pc,
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input [31:0] src1,
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input stallreq_axi,
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input [31:0] error_va,
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input csr_we,
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input [63:0] csr_vec,
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input [ 6:0] csr_op,
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input [13:0] csr_addr,
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input csr_wdata_sel,
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input [31:0] csr_wdata,
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output [31:0] csr_rdata,
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output except_en,
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output [31:0] new_pc,
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output [ 1:0] plv_out,
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output has_int_out
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);
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reg [31:0] crmd; // ??????
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reg [31:0] prmd; // ???????
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reg [31:0] euen; // ??????
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reg [31:0] ecfg; // ????
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reg [31:0] estat; // ????
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reg [31:0] era; // ??????
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reg [31:0] badv; // ?????
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reg [31:0] eentry; // ??????
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reg [31:0] tlbidx; // TLB ??
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reg [31:0] tlbehi; // TLB ?????
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reg [31:0] tlbelo0; // TLB ???? 0
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reg [31:0] tlbelo1; // TLB ???? 1
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reg [31:0] asid; // ???????
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reg [31:0] pgdl; // ????????????
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reg [31:0] pgdh; // ????????????
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reg [31:0] pgd; // ??????
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reg [31:0] cpuid; // ?????
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reg [31:0] save0; // ????0
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reg [31:0] save1; // ????1
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||||
reg [31:0] save2; // ????2
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||||
reg [31:0] save3; // ????3
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reg [31:0] tid; // ?????
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reg [31:0] tcfg; // ?????
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reg [31:0] tval; // ????
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reg [31:0] ticlr; // ??????
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reg [31:0] llbctl; // LLbit ??
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reg [31:0] tlbrentry; // TLB ????????
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reg [31:0] ctag; // ??????
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reg [31:0] dmw0; // ????????0
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reg [31:0] dmw1; // ????????1
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reg [31:0] csr_rdata_r;
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reg timer_en;
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reg [63:0] timer_64;
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// reg has_int_r;
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// reg [ 1:0] plv_r;
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wire inst_sc_w;
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wire inst_csrrd;
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wire inst_csrwr;
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wire inst_csrxchg;
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wire inst_rdcntid_w;
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wire inst_rdcntvl_w;
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wire inst_rdcntvh_w;
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wire has_int;
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wire excp_ale;
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wire excp_adef;
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wire excp_ipe;
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wire excp_ine;
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||||
wire inst_break;
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||||
wire inst_syscall;
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wire inst_ertn;
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||||
wire [31:0] csr_wdata_temp;
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||||
wire [ 5:0] ecode;
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||||
wire [ 8:0] esubcode;
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wire va_error;
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wire [31:0] bad_va;
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||||
// always @(posedge clk) begin
|
||||
// if(reset) begin
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// has_int_r <= 0;
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// plv_r <= 0;
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||||
// end
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||||
// else begin
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||||
// has_int_r <= ((ecfg[`LIE] & estat[`IS]) != 13'b0) & crmd[`IE];
|
||||
// plv_r <= except_en & !inst_ertn ? 2'b0 :
|
||||
// inst_ertn ? prmd[`PPLV] :
|
||||
// csr_we && (csr_addr == `CRMD_ADDR) ? csr_wdata[`PLV] :
|
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// crmd[`PLV];
|
||||
// end
|
||||
// end
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||||
// out TODO!
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||||
assign has_int_out = ((ecfg[`LIE] & estat[`IS]) != 13'b0) & crmd[`IE];
|
||||
assign plv_out = except_en & !inst_ertn ? 2'b0 :
|
||||
inst_ertn ? prmd[`PPLV] :
|
||||
csr_we && (csr_addr == `CRMD_ADDR) ? csr_wdata[`PLV] :
|
||||
crmd[`PLV];
|
||||
|
||||
assign {excp_ale,
|
||||
excp_adef,
|
||||
excp_ipe,
|
||||
excp_ine,
|
||||
inst_break,
|
||||
inst_syscall,
|
||||
inst_ertn,
|
||||
has_int
|
||||
} = csr_vec[7:0];
|
||||
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||||
assign {ecode, esubcode, va_error, bad_va} = excp_adef ? {`ECODE_ADEF, `ESUBCODE_ADEF, 1'b1, pc } :
|
||||
has_int ? {`ECODE_INT , 9'b0 , 1'b0, 32'b0 } :
|
||||
inst_syscall ? {`ECODE_SYS , 9'b0 , 1'b0, 32'b0 } :
|
||||
inst_break ? {`ECODE_BRK , 9'b0 , 1'b0, 32'b0 } :
|
||||
excp_ine ? {`ECODE_INE , 9'b0 , 1'b0, 32'b0 } :
|
||||
excp_ipe ? {`ECODE_IPE , 9'b0 , 1'b0, 32'b0 } :
|
||||
excp_ale ? {`ECODE_ALE , 9'b0 , 1'b1, error_va} :
|
||||
0;
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||||
|
||||
assign csr_rdata = csr_rdata_r;
|
||||
|
||||
always @(*) begin
|
||||
if(|csr_op[6:4]) begin
|
||||
case(csr_addr)
|
||||
`CRMD_ADDR : csr_rdata_r <= crmd;
|
||||
`PRMD_ADDR : csr_rdata_r <= prmd;
|
||||
`EUEN_ADDR : csr_rdata_r <= euen;
|
||||
`ECFG_ADDR : csr_rdata_r <= ecfg;
|
||||
`ESTAT_ADDR : csr_rdata_r <= estat;
|
||||
`ERA_ADDR : csr_rdata_r <= era;
|
||||
`BADV_ADDR : csr_rdata_r <= badv;
|
||||
`EENTRY_ADDR : csr_rdata_r <= eentry;
|
||||
`TLBIDX_ADDR : csr_rdata_r <= tlbidx;
|
||||
`TLBEHI_ADDR : csr_rdata_r <= tlbehi;
|
||||
`TLBELO0_ADDR : csr_rdata_r <= tlbelo0;
|
||||
`TLBELO1_ADDR : csr_rdata_r <= tlbelo1;
|
||||
`ASID_ADDR : csr_rdata_r <= asid;
|
||||
`PGDL_ADDR : csr_rdata_r <= pgdl;
|
||||
`PGDH_ADDR : csr_rdata_r <= pgdh;
|
||||
`PGD_ADDR : csr_rdata_r <= pgd;
|
||||
`CPUID_ADDR : csr_rdata_r <= cpuid;
|
||||
`SAVE0_ADDR : csr_rdata_r <= save0;
|
||||
`SAVE1_ADDR : csr_rdata_r <= save1;
|
||||
`SAVE2_ADDR : csr_rdata_r <= save2;
|
||||
`SAVE3_ADDR : csr_rdata_r <= save3;
|
||||
`TID_ADDR : csr_rdata_r <= tid;
|
||||
`TCFG_ADDR : csr_rdata_r <= tcfg;
|
||||
`TVAL_ADDR : csr_rdata_r <= tval;
|
||||
`TICLR_ADDR : csr_rdata_r <= ticlr;
|
||||
`LLBCTL_ADDR : csr_rdata_r <= llbctl;
|
||||
`TLBRENTRY_ADDR : csr_rdata_r <= tlbrentry;
|
||||
`CTAG_ADDR : csr_rdata_r <= ctag;
|
||||
`DMW0_ADDR : csr_rdata_r <= dmw0;
|
||||
`DMW1_ADDR : csr_rdata_r <= dmw1;
|
||||
default : csr_rdata_r <= 32'b0;
|
||||
endcase
|
||||
end
|
||||
else if(|csr_op[3:1]) begin
|
||||
csr_rdata_r <= ({33{csr_op[1]}} & timer_64[31: 0]) |
|
||||
({33{csr_op[2]}} & timer_64[63:32]) |
|
||||
({33{csr_op[3]}} & tid);
|
||||
end
|
||||
else begin
|
||||
//csr_rdata_r <= 32'b0;
|
||||
end
|
||||
end
|
||||
|
||||
assign {inst_csrrd,
|
||||
inst_csrwr,
|
||||
inst_csrxchg,
|
||||
inst_rdcntid_w,
|
||||
inst_rdcntvh_w,
|
||||
inst_rdcntvl_w,
|
||||
inst_sc_w
|
||||
} = csr_op;
|
||||
|
||||
assign csr_wdata_temp = csr_wdata_sel ? (src1 & csr_wdata) | (~src1 & csr_rdata_r) : csr_wdata;
|
||||
|
||||
always @(posedge clk) begin
|
||||
if(reset) begin
|
||||
crmd <= 32'd8;
|
||||
prmd <= 0;
|
||||
euen <= 0;
|
||||
ecfg <= 0;
|
||||
estat <= 0;
|
||||
era <= 0;
|
||||
badv <= 0;
|
||||
eentry <= 0;
|
||||
tlbidx <= 0;
|
||||
tlbehi <= 0;
|
||||
tlbelo0 <= 0;
|
||||
tlbelo1 <= 0;
|
||||
asid <= 0;
|
||||
pgdl <= 0;
|
||||
pgdh <= 0;
|
||||
pgd <= 0;
|
||||
cpuid <= 0;
|
||||
save0 <= 0;
|
||||
save1 <= 0;
|
||||
save2 <= 0;
|
||||
save3 <= 0;
|
||||
tid <= 0;
|
||||
tcfg <= 32'hfffffffe;
|
||||
tval <= 0;
|
||||
ticlr <= 0;
|
||||
llbctl <= 0;
|
||||
tlbrentry <= 0;
|
||||
ctag <= 0;
|
||||
dmw0 <= 0;
|
||||
dmw1 <= 0;
|
||||
|
||||
timer_en <= 1'b0;
|
||||
end
|
||||
else if(except_en & ~stallreq_axi) begin
|
||||
if((|csr_vec[7:0] & !inst_ertn) | excp_adef) begin
|
||||
crmd[ `PLV] <= 2'b0;
|
||||
crmd[ `IE] <= 1'b0;
|
||||
|
||||
prmd[`PPLV] <= crmd[`PLV];
|
||||
prmd[ `PIE] <= crmd[`IE ];
|
||||
|
||||
estat[ `ECODE] <= ecode;
|
||||
estat[`ESUBCODE] <= esubcode;
|
||||
|
||||
era <= pc;
|
||||
end
|
||||
else if(inst_ertn) begin
|
||||
crmd[ `PLV] <= prmd[`PPLV];
|
||||
crmd[ `IE] <= prmd[`PIE ];
|
||||
end
|
||||
|
||||
if(va_error) begin
|
||||
badv <= bad_va;
|
||||
end
|
||||
end
|
||||
else if (csr_we) begin
|
||||
case (csr_addr)
|
||||
`CRMD_ADDR : begin
|
||||
crmd[ `PLV] <= csr_wdata_temp[ `PLV];
|
||||
crmd[ `IE] <= csr_wdata_temp[ `IE];
|
||||
crmd[ `DA] <= csr_wdata_temp[ `DA];
|
||||
crmd[ `PG] <= csr_wdata_temp[ `PG];
|
||||
crmd[`DATF] <= csr_wdata_temp[`DATF];
|
||||
crmd[`DATM] <= csr_wdata_temp[`DATM];
|
||||
end
|
||||
`PRMD_ADDR : begin
|
||||
prmd[`PPLV] <= csr_wdata_temp[`PPLV];
|
||||
prmd[ `PIE] <= csr_wdata_temp[ `PIE];
|
||||
end
|
||||
`EUEN_ADDR : euen <= csr_wdata_temp;
|
||||
`ECFG_ADDR : begin
|
||||
ecfg <= csr_wdata_temp; // ????????????????
|
||||
|
||||
end
|
||||
`ESTAT_ADDR : estat[1:0] <= csr_wdata_temp[1:0];
|
||||
`ERA_ADDR : era <= csr_wdata_temp;
|
||||
`BADV_ADDR : badv <= csr_wdata_temp; // MORE
|
||||
`EENTRY_ADDR : eentry[31:6] <= csr_wdata_temp[31:6];
|
||||
`TLBIDX_ADDR : tlbidx <= csr_wdata_temp; // PASS
|
||||
`TLBEHI_ADDR : tlbehi <= csr_wdata_temp; // PASS
|
||||
`TLBELO0_ADDR : tlbelo0 <= csr_wdata_temp; // PASS
|
||||
`TLBELO1_ADDR : tlbelo1 <= csr_wdata_temp; // PASS
|
||||
`ASID_ADDR : asid[`TLB_ASID] <= csr_wdata_temp[`TLB_ASID]; // MORE
|
||||
`PGDL_ADDR : pgdl <= csr_wdata_temp;
|
||||
`PGDH_ADDR : pgdh <= csr_wdata_temp;
|
||||
`PGD_ADDR : pgd <= csr_wdata_temp;
|
||||
//`CPUID_ADDR : cpuid <= csr_wdata_temp;
|
||||
`SAVE0_ADDR : save0 <= csr_wdata_temp;
|
||||
`SAVE1_ADDR : save1 <= csr_wdata_temp;
|
||||
`SAVE2_ADDR : save2 <= csr_wdata_temp;
|
||||
`SAVE3_ADDR : save3 <= csr_wdata_temp;
|
||||
`TID_ADDR : tid <= csr_wdata_temp;
|
||||
`TCFG_ADDR : begin
|
||||
tcfg[ `EN] <= csr_wdata_temp[ `EN];
|
||||
tcfg[`PERIODIC] <= csr_wdata_temp[`PERIODIC];
|
||||
tcfg[ `INITVAL] <= csr_wdata_temp[ `INITVAL];
|
||||
|
||||
tval <= {csr_wdata_temp[ `INITVAL], 2'b0};
|
||||
timer_en <= csr_wdata_temp[`EN];
|
||||
end
|
||||
//`TVAL_ADDR : tval <= {csr_wdata_temp[ `INITVAL], 2'b0};
|
||||
`TICLR_ADDR : begin
|
||||
if(csr_wdata_temp[`CLR]) begin
|
||||
estat[11] <= 1'b0;
|
||||
end
|
||||
end
|
||||
`LLBCTL_ADDR : llbctl <= csr_wdata_temp; // PASS
|
||||
`TLBRENTRY_ADDR : tlbrentry <= csr_wdata_temp; // PASS
|
||||
`CTAG_ADDR : ctag <= csr_wdata_temp;
|
||||
`DMW0_ADDR : begin
|
||||
dmw0[`PLV0] <= csr_wdata_temp[`PLV0];
|
||||
dmw0[`PLV3] <= csr_wdata_temp[`PLV3];
|
||||
dmw0[`DMW_MAT] <= csr_wdata_temp[`DMW_MAT];
|
||||
dmw0[`PSEG] <= csr_wdata_temp[`PSEG];
|
||||
dmw0[`VSEG] <= csr_wdata_temp[`VSEG];
|
||||
end
|
||||
`DMW1_ADDR : begin
|
||||
dmw1[`PLV0] <= csr_wdata_temp[`PLV0];
|
||||
dmw1[`PLV3] <= csr_wdata_temp[`PLV3];
|
||||
dmw1[`DMW_MAT] <= csr_wdata_temp[`DMW_MAT];
|
||||
dmw1[`PSEG] <= csr_wdata_temp[`PSEG];
|
||||
dmw1[`VSEG] <= csr_wdata_temp[`VSEG];
|
||||
end
|
||||
endcase
|
||||
end
|
||||
else begin
|
||||
// estat
|
||||
if(timer_en && (tval == 32'b0)) begin
|
||||
estat[11] <= 1'b1;
|
||||
timer_en <= tcfg[`PERIODIC];
|
||||
end
|
||||
//estat[9:0] <= intrpt; // ???
|
||||
|
||||
// tval
|
||||
if(timer_en) begin
|
||||
if (tval != 32'b0) begin
|
||||
tval <= tval - 32'b1;
|
||||
end
|
||||
else if (tval == 32'b0) begin
|
||||
tval <= tcfg[`PERIODIC] ? {tcfg[`INITVAL], 2'b0} : 32'hffffffff;
|
||||
end
|
||||
end
|
||||
end
|
||||
end
|
||||
|
||||
assign except_en = |csr_vec[7:0];
|
||||
assign new_pc = (|csr_vec[7:0] & !inst_ertn) | excp_adef ? eentry :
|
||||
inst_ertn ? era :
|
||||
32'b0; // TODO!
|
||||
|
||||
|
||||
|
||||
//timer_64
|
||||
always @(posedge clk) begin
|
||||
if (reset) begin
|
||||
timer_64 <= 64'b0;
|
||||
end
|
||||
else begin
|
||||
timer_64 <= timer_64 + 1'b1;
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
||||
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